Asynchroner Logikentwurf mit geringem Energieverbrauch für Viterbi-Dekoder
Seiten
2023
Verlag Unser Wissen
978-620-5-85723-6 (ISBN)
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978-620-5-85723-6 (ISBN)
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Dieses Buch behandelt den Entwurf asynchroner Logik und ihre Bedeutung für den digitalen Entwurf. Die meisten der heute entwickelten und hergestellten Decoder sind synchron. Das Problem des Taktversatzes ist eine große Herausforderung beim synchronen Entwurf. Alternativ dazu werden asynchrone Systeme immer vertrauter, da sie keinen globalen Taktgeber benötigen, da diese Systeme durch Kommunikationsprotokolle lokal synchronisiert werden. Die asynchrone VLSI-Architektur für einen Viterbi-Decoder wird unter Verwendung von Quasi Delay Insensitive (QDI) Templates und Differential Cascode Voltage Switch Logic (DCVSL) entworfen. Sie gibt einen Überblick über die asynchrone Implementierung.
Dr. T. Kalavathi Devi absolvierte ihr UG und PG in GCT, Coimbatore. Zu ihren Interessensgebieten gehören VLSI-Design, Low-Power-Schaltungen und elektronisches Systemdesign. Sie hat in renommierten Fachzeitschriften und auf internationalen Konferenzen Beiträge veröffentlicht. Sie wurde von der ISTE New Delhi als beste Projektleiterin und von der ASDF als beste Forscherin ausgezeichnet.
Erscheinungsdatum | 14.05.2023 |
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Sprache | deutsch |
Maße | 152 x 229 mm |
Gewicht | 95 g |
Themenwelt | Technik ► Elektrotechnik / Energietechnik |
Schlagworte | asynchron • DECODERS • Dual Rail Logik • Low Power |
ISBN-10 | 620-5-85723-5 / 6205857235 |
ISBN-13 | 978-620-5-85723-6 / 9786205857236 |
Zustand | Neuware |
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