Verification and Synthesis of Analog Power-Down Circuits
Seiten
2017
Dr. Hut (Verlag)
978-3-8439-3119-9 (ISBN)
Dr. Hut (Verlag)
978-3-8439-3119-9 (ISBN)
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This thesis investigates electronic design automation algorithms for the verification and synthesis of analog power-down circuits. The methods build upon a new structural graph model that models the static circuit behavior. The verification method detects floating nodes, leakage currents and reliability problems due to electrical stress. The synthesis method allows automatic computation of a complementary power-down circuit for a given circuit.
Erscheinungsdatum | 02.05.2017 |
---|---|
Reihe/Serie | Elektrotechnik |
Verlagsort | München |
Sprache | englisch |
Maße | 148 x 210 mm |
Gewicht | 343 g |
Themenwelt | Technik ► Elektrotechnik / Energietechnik |
Schlagworte | analog power-down circuits • complementary power-down circuit • static circuit behavior |
ISBN-10 | 3-8439-3119-4 / 3843931194 |
ISBN-13 | 978-3-8439-3119-9 / 9783843931199 |
Zustand | Neuware |
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