Highly Efficient CMOS Power Amplifiers at C- and S-Band for Low Supply Voltages

Die Steigerung der Energieeffizienz ist eine der wesentlichen Herausforderungen, die uns in den nächsten Jahren beschäftigen wird. Der stetig wachsende Energiebedarf, welcher momentan exponentiell für die Informations- und Kommunikations-Technologie zunimmt, führt zu steigenden Treibhausgas-Emissionen, die höchstwahrscheinlich unser Klima verändern werden.
Um das Niveau der allgegenwärtig verfügbaren Kommunikationsdienste beizubehalten und statt dessen sogar die Datentransferraten für eine wachsende Zahl von Nutzern zu steigern, muss die zugrundeliegende Hardware wesentlich energieeffizienter werden, damit der hohe Energieverbrauch begrenzt wird. Abgesehen von diesem Grund des Klimabewusstseins treibt insbesondere der Sektor der drahtlosen Nachrichtenkommunikation hin zu immer höheren Energieeffizienzen, um die Akkulaufzeit der moblien Endgeräte zu verlängern, welche gleichzeitig eine wachsende Anzahl verschiedener Kommunikationsstandards unterstützen sollen.
Die heute dominierende IC-Technologie ist CMOS. Sie weist exzellente Eigenschaften für Digitalschaltungen auf, wie z.B. niedrige Ruhe-Ströme und höchste Integrationsdichte, was durch die andauernde, durch das Moore's Gesetz vorhergesagte Strukturskalierung erreicht wird. Kosteneffizienz ist der Hauptgrund, digitales Basisband und analoges RF-Frontend in einen IC integrieren zu wollen. Unglücklicherweise ist CMOS nicht gut an die Bedürfnisse analoger ICs angepasst, was insbesondere auf den CMOS Leistungsverstärker-Entwurf zutrifft, dem Inhalt dieser Arbeit.
Die Betrachtung der Herausforderung im Leistungsverstärker-Entwurf erläutert dies. Sie charakterisiert das Ziel, gleichzeitig die Kenngrössen Effizienz, Ausgangsleistung, Linerarität, Stabilität, Verstärkung und Impedanz-Anpassung zu maximieren, die intrinsisch gekoppelt sind. Skalierte CMOS-Technologie wie der hier verwendete 180 nm-Prozess, der hohe Transitfrequenzen und damit hohe Verstärkung ermöglicht, weist wesentliche Nachteile auf. Die zur Integration passiver Elemente benutzen Metallschichten skalieren ebenfalls, was den Abstand zum verlustbehafteten Substrat reduziert und damit zu kapazitiv gekoppeltem RF Leistungsverlust in das Substrat führt. Ausserdem verringert sich die Durchbruchspannung bei aggressiv skalierter Gatelänge, was zu reduzierter erlaubter Versorgungsspannung führt. Dies bedingt kleinere RF-Ausgangsleistungen, die quadratisch an die Versorgungsspannung gekoppelt sind. Die Sättigungsspannung verändert sich nur marginal, dies verringert die RF-Auslenkung in Relation zur Versorgungsspannung und damit die Effizienz.
Dezidierte, hoch optimierte Architekturen sind notwendig, um die Hindernisse, die mit der Benutzung von CMOS einhergehen, zu kompensieren und Kenngrössen zu erzielen, die mit Schaltungsimplementierungen basierend auf der SiGe-HBT-Technologie konkurrieren können. Verschiedene für WLAN- und Bluetooth-Standard beabsichtigte Schaltungen im S- und C-Band werden realisiert und gemessen. Dies erlaubt einen Vergleich der Kenngrössen und ihrer Eignung für verschiedene Anwendungsgebiete. Die Forschungen wurden im Rahmen des EU finanzierten RESOLUTION Projekts durchgeführt, welches die Entwicklung eines 3D lokalen Positionierungsystems mit cm-Genauigkeit anstrebt. Die Ergebnisse, die bei führenden internationalen Zeitschriften und Konferenzen publiziert wurden, umfassen:

* Ein 5 GHz - 6 GHz Klasse AB Leistungsverstärker mit ? von 28.1 % und P_1dB von 19.8 dBm für ein Udd von 1.9 V, gemessen bei 5.5 GHz. Der damit verknüpfte Design-Prozess und die Load-Pull-Analyse werden vorgestellt.
* Ein 5 GHz - 7 GHz zweistufiger Klasse AB Verstärker mit ? von 19.0 % und P_1dB von 18.5 dBm für ein Udd von 1.9 V, gemessen bei 5.8 GHz. Die Schaltung beinhaltet systembedingte Design Merkmale wie DC- und RF-Schalter. Die Wafer-Probe-Messungen werden mit denen gebondeter und gepackagter PCBs verglichen und analysiert.
* Ein 5 GHz - 6 GHz Klasse F Verstärker basierend auf einem harmonischen Resonator 3ter Ordnung mit einem ? von bis zu 52.0 % und P_1dB von 16.2 dBm für ein niedriges Udd von 1.5 V bei 5.5 GHz. Bei gleicher Frequenz ergibt sich für eine Versorgungsspannung von 1.9 V ein gemessenes ? grösser 50.0 % und P_1dB von 18.4 dBm.
* Ein 1 GHz - 8 GHz TWA mit einem ? von 17.7 % und P_1dB von 16.1 dBm für ein Udd von 2.4 V, gemessen bei 2.4 GHz. Bei 5.5 GHz werden ein ? von 15.8 % und P_1dB von 16.6 dBm erreicht. Die existierende TWA Theorie wird um den Effekt der verlustbehafteten Spulen erweitert, was zu erhöhter Vorraussagegenauigkeit der RF Verstärkung führt.
* Ein 2 GHz - 9 GHz getaperter TWA mit exzellentem ? von 33.9 % und P_1dB von 16.2 dBm für ein Udd von 2.4 V, gemessen bei 2.4 GHz. Bei 5.5 GHz ergibt sich ein gemessenes ? von 33.4 % und P_1dB von 18.5 dBm. Die detailierte Schaltungsanalyse ermöglicht Optimierungsmethoden für künftige tapered TWA Strukturen und erklärt die fundamentalen Wirkmechanismen.

Die erreichten Ergebnisse gehören zu den besten für CMOS Leistungsverstärker erreichten gemäss dem aktuellen Stand der Technik, teilweise an die Ergebnisse SiGe HBT basierter Schaltungen herankommend, wie z.B. der Klasse-F-Verstärker oder der getaperte TWA. Obwohl die Leistungscharakteristik III/V basierter Schaltungen meistens diejenige von CMOS übertrifft, reduzieren diese Schaltungen definitiv diese Lücke und führen zu höchst kosteneffizienten Implementierungen. Die aktuelle TWA Theorie wird erweitert und erlaubt eine bessere Vorraussage der RF-Verstärkung aufgrund des Einbezug der verlustbehaften Spulen. Die ausführliche tapered TWA Analyse anhand eines dezidierten Kleinsignalmodells ermöglicht die Ableitung der Randbedingungen für optimierte tapered TWA Implementierungen.